Le Master SETSIS se déroule sur 2 années universitaires soit 4 semestres représentant 60 ECTS (Crédits européens).
Toutes les matières sont détaillées dans ici
Master 1 :
Semestre 1 | Crédits | Cours | TD | TP |
Culture d'entreprise | 3 | 14 | 16 | |
Programmation C / C++ | 3 | 6 | | 24 |
Optimisation linéaire et application aux réseaux de neurones | 3 | 6 | 7,5 | 16,5 |
Microcontrôleurs | 3 | 6 | 6 | 18 |
Apprentissage et Deep learning | 3 | 12 | 6 | 12 |
Gestion de projets informatiques | 3 | 8 | 10 | 16 |
Traitement d’images et Vision par ordinateur (en commun avec Polytech) | 3 | 10,5 | | 31,5 |
Traitement du signal | 6 | 13 | 14 | 27,5 |
Stockage et transfert de données (en commun avec Polytech) | 3 | 10 | 4 | 12 |
TOTAL | 30 | 85,5 | 63,5 | 157,5 |
Semestre 2 | Crédits | CM | TD | TP |
Anglais | 3 | | 20 | |
Développement terminal mobile et objets connectés | 3 | 9 | 9 | 12 |
Stage ou TER | 18 | | | |
VHDL et Programmation de FPGA | 3 | 16 | 14 | |
C++ avancé et programmation parallèle | 3 | 9 | 9 | 12 |
Total | 30 | 34 | 52 | 12 |
Master 2:
Semestre 3 | Crédits | CM | TD | TP |
Anglais | 3 | | 19.5 | |
Culture d'entreprise | 3 | | 30 | |
Librairies développement Image | 3 | 6 | 8 | 16 |
Conception conjointe : matérielle et logicielle (en commun avec Polytech) | 3 | 12 | | 18 |
VHDL avancé pour la synthèse FPGA | 3 | 14 | | 16 |
Linux embarqué | 3 | 14 | | 16 |
Traitement et mastering du son | 3 | 10 | 8 | 12 |
Traitement du signal sur cibles matérielles reconfigurables | 3 | 9 | | 21 |
Traitement d'images et vision par ordinateur avancée | 3 | 22 | | 8 |
Modélisation System C (en commun avec Polytech) | 3 | 22 | | 8 |
TOTAL | 30 | 109 | 65.5 | 115 |
Semestre 4 | Crédits | CM | TD | TP |
TP de synthèse | 3 | | | 30 |
architecture pour le traitement d'image et l'IA | 3 | 12 | 6 | 12 |
Programmation GPU - Initiation à CUDA pour l'IA | 3 | 8 | | 22 |
Stage | 21 | | | |
TOTAL | 30 | 20 | 6 | 64 |